지능형 반도체

반도체 산업에는 호황과 불황이 반복되는 주기가 존재한다는 것을 알고 계신가요? 2002년, pc의 보급이 확산되면서 반도체의 수요가 급격히 늘어났습니다. 2008년 스마트폰의 등장은 다시 한번 반도체 산업의 호황을 불러왔죠. 2020년 코로나19 사태로 인한 산업 전반의 디지털화 역시 반도체의 수요를 증가시켰습니다. 2024년, 반도체 산업이 다시금 황금기를 맞을 것으로 전망됩니다. 바로 AI 때문입니다. 불과 10년 전만 해도 먼 미래로 느껴졌던 AI지만 이제는 자율주행 자동차, 가전제품, SNS 알고리즘, 예술창작 등 산업 전반에 AI가 쓰이지 않는 분야가 없을 정도입니다. 이런 흐름에 따라 반도체 산업은 새로운 국면을 맞이하게 되었습니다. 기존과는 다른 역할을 하는 AI 반도체가 개발되고 있고, 메모리 반도체의 수요도 크게 증가하고 있습니다. 우리가 사용하는 반도체 소자의 작동 원리와 제작방법은 무엇일까요? 그리고 AI 산업과 함께할 미래의 반도체는 어떤 모습일까요? 이번 기획 특집을 통해서 반도체 물리, 반도체 소자의 기본인 MOSFET, 그리고 인공지능 반도체에 대해 알아봅시다!

 

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기획특집 ①
EUV와 반도체 물리

 

최근 세계적인 인공지능(AI) 반도체 기업 엔비디아(NVIDIA)의 주가가 지속적인 상승세를 보이고 있습니다. 그렇다면 반도체는 어떻게 전 세계가 주목할 만한 사업으로 성장할 수 있었을까요? 최근 반도체 기업들은 EUV(Extreme Ultraviolet) 공정을 통해 생산한 고성능 반도체 소자를 이용하고 있는데요. 반도체 물리의 관점에서 모빌리티와 캐리어 농도는 이러한 소자의 전기적 특성을 결정하는 중요한 요소입니다. 이번 꼭지에서는 EUV 공정에 대해 살펴보고, 반도체 소자의 특성을 결정하는 요인과 소자의 핵심구조인 PN 접합을 알아봅시다!

 

첨단 반도체 공정의 핵심, EUV

반도체가 완성되기까지 거치는 과정을 크게 8가지 공정으로 분류한 것을 반도체 8대 공정이라고 합니다. 이는 웨이퍼 제조, 산화, 포토, 식각, 증착 및 이온주입, 금속배선, EDS, 패키징 공정으로 이루어져 있는데요. 우선, 기둥 형태의 실리콘을 얇게 절단하여 만든 웨이퍼에 회로 사이 절연막 역할을 하는 산화막을 생성하는 산화 공정, 감광액으로 회로 모양을 그리는 포토 공정, 회로의 산화막을 깎아내는 식각 공정, 불순물을 주입하여 전기를 흐르게 하는 이온 주입 공정을 실시합니다. 이후 박막을 통해 회로들을 구분하고 연결하는 증착 공정과 금속 배선 공정을 거친 후 성능 검사와 패키징 공정을 통해 반도체가 완성됩니다.
이 중에서 포토 공정(포토리소그래피)에서는 감광물질로 코팅된 웨이퍼에 회로 패턴을 새겨 넣기 위해 레이저 광원을 투사하는 노광 공정이 진행됩니다. 노광 공정에서 사용하는 광원의 파장에 따라 크게 DUV(Deep Ultraviolet)와 EUV(Extreme Ultraviolet) 리소그래피로 나뉘는데, DUV는 파장이 긴 빛(약 193 nm)을 이용하며, 주로 Eximer Laser와 렌즈, 투과형 마스크를 사용하여 패턴을 전사합니다. 그러나 소자의 집적도와 전력효율을 높이기 위해 첨단 반도체 공정에서는 매우 짧은 파장(약 13.5 nm)의 극자외선을 사용하는 EUV(Extreme Ultraviolet) 리소그래피를 실시하고 있습니다. EUV에서는 분해능이 높은 짧은 파장의 빛을 이용하여 더 정밀한 패턴을 전사할 수 있으며, 렌즈를 통해 빛을 투과시키는 DUV와 달리 거울과 반사형 마스크를 통해 빛을 반사시켜 패턴을 전사합니다. 이는 파장이 짧을수록 공기나 물질을 통과할 때 흡수되기 쉬워 렌즈를 통과하면 빛의 세기가 매우 약해지기 때문입니다.

그림1. 기존 DUV(ArF) 노광 공정과 EUV 노광 공정 프로세스 비교

 

반도체 물리: 옴의 법칙과 모빌리티, 캐리어 농도

전자(Electron)는 가전자대(Valence Band, Ev)에 존재하다가 띠 틈(Band Gap)1 이상의 에너지를 받으면 전도대(Conduction Band, Ec)로 이동하여 자유전자가 될 수 있습니다. 이때 가전자대에는 홀(Hole, 정공)이라고 불리는 빈 에너지 상태가 발생합니다. 반도체의 성능을 평가하려면 반도체 소자의 저항을 변화시켜 가며 전압과 전류를 측정해야 합니다. 반도체는 외부에서 가해지는 여러 가지 자극에 대해 반응하는데, 예를 들어, 빛이나 열을 가하면 전자 또는 홀의 농도가 증가합니다.
저항은 비저항과 전류가 흐르는 단면적에 대한 길이의 비의 곱으로 정의되고(R = ρL/A ), 거시적 관점의 옴의 법칙은 전류(I)가 전압(V)에 비례하고 저항(R)에 반비례함(V = IR)을 의미합니다. 이를 이용하여 전류 밀도(J)를 다시 표현하면, J = I/A =V/R×A = V ×A/ρ×L×A이고, 이때 전류가 흐르는 곳의 전기적인 특성이 균일하다는 가정하에 전기장(E)은 V/L로 표현할 수 있으므로 전류 밀도는 비저항의 역수인 전기전도도(Conductivity, σ)와 전기장의 곱으로 표현됩니다.

미시적 관점에서 볼 때, 전류는 단위 시간당 특정 면적을 통과하는 전하량으로 간주될 수 있습니다. 또한 전류 밀도는 전하의 밀도와 기본 전하량, 전하 속도의 곱으로 표현됩니다.

이때 기본 전하량은 보통 e로 표현하고, 전하의 속도 v는 전기장의 크기의 곱에 비례하므로 미시적 관점에서 전류 밀도는 다음과 같이 표현됩니다.

따라서 전기전도도는 캐리어의 밀도와 기본 전하량의 곱에 비례합니다. 여기서 비례 상수를 해당 물질의 이동도(Mobility)라고 하며, 반도체 물질이 고정되면 그 값 또한 고정됩니다. 즉, 반도체의 전기전도도는 반도체 내 캐리어 농도가 클수록, 또 전압이 고정되어 있을 때 물질의 이동도가 클수록 증가합니다. 보통 전자 소자에 가하는 전기장은 한정되어 있으므로 소자의 이동도가 클수록 전자가 더욱 빠르게 움직일 수 있고, 따라서 웨이퍼의 주원료인 실리콘보다 이동도가 큰 물질을 사용하는 것이 좋습니다.

그렇다면 캐리어 농도는 어떻게 높일 수 있을까요? 상태 밀도 함수(Density of States, DOS)와 페르미 함수(Fermi Function)를 알면 캐리어 농도를 계산할 수 있습니다. 특정 띠 틈에 허용되는 캐리어의 수를 DOS라고 하며, 가전자대와 전도대에서의 DOS는 다음과 같이 표현됩니다.

그림2. 가전자대와 전도대의 DOS(왼쪽), 페르미 함수(오른쪽)

페르미 함수는 전자가 특정 에너지 준위에 존재할 확률을 나타냅니다. 따라서 1− f(E)의 값은 홀이 해당 에너지 준위에 존재할 확률을 의미합니다.

페르미 함수를 통해 전자가 존재할 확률을 구하기 위해서는 온도와 페르미 준위라는 에너지 레벨을 알아야 합니다. 여기서 페르미 준위란 T가 0K보다 클 때, 페르미 함수의 값이 0.5, 즉 전자가 존재할 확률이 50%인 에너지 레벨3을 의미합니다.
각 에너지 밴드에 존재할 수 있는 캐리어의 수와 캐리어의 존재 확률을 알면 캐리어 농도를 구할 수 있습니다. 결과적으로, DOS와 페르미 함숫값을 곱한 결과가 특정 에너지 밴드에서의 캐리어 농도가 되는 것이죠. 그렇다면 페르미 준위는 물리적으로 어떤 의미를 가질까요?

그림 3. 페르미 준위가 전도대에 가까이(a), 띠 틈의 가운데(b), 가전자대에 가까이(c)에 위치할 때의 에너지밴드 다이어그램, DOS, 페르미 함수(실선은 전자의 존재 확률, 점선은 홀의 존재 확률), 캐리어 분포

페르미 준위가 띠 틈의 가운데에 위치할 때는 홀과 전자의 분포가 거의 동일하지만, 전자의 분포가 많아질수록 페르미 준위가 전도대에 더 가까워집니다. 따라서 페르미 준위의 위치를 통해 홀과 전자의 수를 상대적으로 비교할 수 있습니다. 또한, 캐리어의 분포를 에너지 준위에 대해서 적분하면 특정 에너지 준위에서의 캐리어의 수까지 알 수 있습니다.

 

PN 접합과 에너지 밴드 다이어그램

전자가 가전자대에서 전도대로 전이하는 과정을 전자-정공 쌍 생성(Generation)이라고 하고, 전도대에 있던 전자가 가전자대로 전이하는 과정을 재결합(Recombination)이라고 합니다. 열 평형 상태의 반도체에서는 전자-정공 쌍 생성과 재결합이 동일한 속도로 발생하기 때문에 전류가 흐르지 않습니다. 그러나 반도체에 전압을 인가하거나 빛 에너지를 전달하면 열 평형 상태가 깨져 과잉 캐리어가 발생하게 됩니다. 이후 외부 자극을 제거하고 일정 시간이 지나면 원래 전자와 홀의 개수를 유지하려는 복원력이 작용하여 열 평형 상태로 돌아갑니다.
진성 반도체4에 불순물(Dopant Atoms)을 도핑(첨가)하여 전자나 홀의 수를 증가시키면 페르미 준위와 에너지 밴드가 변화하여 전도도가 더 높은 반도체를 만들 수 있습니다. P형 반도체는 도펀트 원자가 acceptor(13족 원소)이고 N형 반도체는 donor(15족 원소)이며, 각각 홀과 전자가 다수 캐리어인 반도체입니다. Donor를 도핑한 n형 반도체에서는 진성 반도체에 비해 페르미 준위가 높아지고, Acceptor를 도핑한 p형 반도체에서는 페르미 준위가 낮아집니다.

그림 4. 상온(T = 300K)에서의 도펀트 원자의 농도에 따른 페르미 준위

p-type과 n-type을 접합한 형태를 다이오드라고 부르는데, 다이오드는 금속학적 접합(metallurgical junction)5에 의해 두 영역으로 나누어집니다. 이때 두 반도체 간의 캐리어 농도 차이로 인해 n영역의 전자가 p영역으로 확산하고, p영역의 홀이 n영역으로 확산하게 됩니다. 결과적으로 n영역에는 양으로 대전된 donor가 남고, p영역에는 음으로 대전된 acceptor가 남게 되며, 금속학적 접합 근처에서 발생하는 이 영역을 공핍 영역이라고 합니다. 공핍 영역의 끝에는 다수의 캐리어가 존재하여 밀도 기울기가 발생하고, 이는 확산력을 발생시킵니다. 공핍 영역에서 발생된 전계는 확산력과 반대 방향으로 힘을 가합니다. 이렇게 전계와 확산력이 서로 반대 방향으로 작용하여 평형 상태를 이룹니다. 평형 상태에서는 전자의 이동이 없어야 하므로 접합 영역 전체에 걸쳐 페르미 준위가 일정해야 합니다.
p-type과 n-type의 상대적인 페르미 준위 차이로 인해 각 영역의 전도대와 가전자대의 에너지는 공핍 영역을 통과하며 휘어지게 됩니다. 이로 인해 n영역의 전자가 p영역으로 넘어가기 위해 일정 수준 이상의 장벽을 넘어야 하며, 이 장벽을 내부 전위 장벽(Vbi)이라고 부릅니다. 이는 n영역과 p영역 간의 캐리어 농도의 평형을 유지시킵니다. 그러나 다이오드가 소자로 역할을 하기 위해서는 외부 자극을 통해 전류의 흐름을 용이하게 해주어야 합니다. 다이오드에 전압을 거는 것을 바이어스(Bias)라고 하는데, p영역에 (+)전압을, n영역에 (−)전압을 걸어주는 순방향 바이어스의 경우, p영역의 홀과 n영역의 전자가 접합면 쪽으로 밀려나고 공핍 영역의 폭이 줄어들게 됩니다. 이때 전위 장벽과 저항이 낮아져 전류의 흐름이 용이해지며, 접합부에서 전자와 정공이 결합하여 에너지가 방출됩니다. 반대로, p영역에 (−)전압, n영역에 (+)전압을 걸어주는 역방향 바이어스의 경우, p영역의 홀과 n영역의 전자가 반대 방향으로 끌려가 공핍 영역의 폭이 늘어나고 전위 장벽이 높아집니다. 이 경우, 캐리어들의 움직임이 제한되어 전류가 흐르지 않게 됩니다. 따라서 다이오드는 한 방향으로만 전류가 흐르게 하는 정류 작용을 할 수 있습니다.

그림 5. 위에서부터 평형상태의 에너지 준위, 순방향 바이어스에서의 에너지 준위, 역방향 바이어스에서의 에너지 준위

첨단 반도체 공정의 핵심인 EUV의 원리를 알아보고, 이를 통해 생산한 소자의 성능을 결정하는 요인과 그것의 핵심 구조까지 살펴보았는데요! PN 접합은 전압에 따라 전류의 흐름을 조절하는 정류작용을 할 수 있었습니다. 다음 꼭지에서 이러한 특성을 구현할 수 있는 또 다른 방법인 MS 접합을 살펴보고, 이것을 이용해서 만들어낼 수 있는 대표적인 소자인 트랜지스터에 대해서 알아보도록 합시다!

글. 무은재학부 24학번 30기 알리미 김서인

 

[각주]
1.가전자대의 최소 에너지 준위와 전도대의 최대 에너지 준위의 차이. 물질과 결정구조가 정해지면 변하지 않지만, 온도에 따라 변화함. 온도가 상승하면 원자 간의 거리가 커지게 되고 이 때 띠 틈의 크기도 달라지는데 일반적으로 온도가 올라갈수록 작아짐.
2.입자 수준에서의 에너지와 거시 수준에서 관측된 온도를 연관시켜주는 물리 상수이며, 기체 상수와 아보가드로 수의 비.(약 1.380 6488 × 10−23 J/K)
3.즉, hole이 존재할 확률과 electron이 존재할 확률이 같은 지점.
4.Intrinsic semiconductor, 실리콘이나 게르마늄 등 한 가지 14족 원소의 단결정으로 만들어짐.
5.p-type과 n-type이 접합 되어있는 경계.

[그림 출처]
그림 1.https://news.mt.co.kr/mtview.php?no=2021101510570498161
그림 2, 3.https://shin7.tistory.com/entry/02-쉽게-알아-보는-페르미-함수-상태밀도
그림 4, 5.Semiconductor physics and devices : basic principles/Neamen, Donald A.

[참고 문헌]
1.김명수. (2020). 반도체 공정 미세화에 따른 Patterning 소재 개발 동향. 한국공업화학회 연구논문 초록집, 2020(0), 116-116.
2.주장헌. EUV Lithography를 위한 진공 기술
3.Nan Fu, Yanxiang Liu, Xiaolong Ma, Zanfeng Chen. EUV Lithography: State-of-the-Art Review
4.Ben G. Streetman, Sanjay Kumar Banerjee. Solid State Electronic Devices (7th Edition)